À propos de moi

Étudiant ingénieur en double diplôme entre la Pontificia Universidad Católica de Chile et CentraleSupélec, préparant en parallèle un Master 2 en Intégration, Circuits et Systèmes (ICS) à l'Université Paris-Saclay. Spécialisé en conception IC analogique et signal mixte, avec un profil complémentaire en systèmes numériques et calcul scientifique.

Côté matériel, mes projets couvrent le flux complet de conception IC : de la conception schématique au niveau transistor et de la simulation dans Cadence, au layout physique avec vérification DRC/LVS, jusqu'à la caractérisation post-layout. Cela comprend un SAR ADC mixte complet avec correction numérique par LUT, un amplificateur sensible à la charge visant un bruit inférieur à 100 e-rms, et une optimisation de placement VLSI par métaheuristiques sur un flux de conception de puce complet.

Au-delà du matériel, je construis les outils pour le comprendre et l'automatiser. J'ai développé des pipelines de données pour l'analyse de grands jeux de données, l'automatisation de flux EDA et le calcul scientifique, dont un outil ramenant l'analyse de 500k lignes de plusieurs heures à moins de 10 secondes.

Je m'épanouis dans les environnements interdisciplinaires et suis motivé pour appliquer ce profil matériel-logiciel à des défis complexes à fort impact, en m'appuyant sur mon expérience de recherche en ingénierie biomédicale à la Pontificia Universidad Católica de Chile. J'effectue actuellement mon stage de fin d'études au sein de l'équipe Product Reliability Enablement de STMicroelectronics Crolles.