Sobre mí

Estudiante de ingeniería en doble titulación entre la Pontificia Universidad Católica de Chile y CentraleSupélec, cursando en paralelo un Máster 2 en Integración, Circuitos y Sistemas (ICS) en la Université Paris-Saclay. Especializado en diseño IC analógico y de señal mixta, con conocimientos complementarios en sistemas digitales y computación científica.

En el ámbito del hardware, mis proyectos cubren el flujo completo de diseño IC: desde el diseño esquemático a nivel de transistor y simulación en Cadence, pasando por el layout físico con verificación DRC/LVS, hasta la caracterización post-layout. Esto incluye un SAR ADC mixto completo con corrección digital por LUT, un amplificador sensible a la carga con ruido por debajo de 100 e-rms, y optimización de emplazamiento VLSI basada en metaheurísticas en un flujo de diseño de chip completo.

Más allá del hardware, construyo las herramientas para entenderlo y automatizarlo. He desarrollado pipelines de datos para el análisis de grandes datasets, automatización de flujos EDA y computación científica, incluyendo una herramienta que redujo un análisis de 500k filas de horas a menos de 10 segundos.

Me desenvuelvo bien en entornos interdisciplinares y estoy motivado para aplicar este perfil hardware-software a desafíos complejos de alto impacto, apoyándome en mi experiencia de investigación en ingeniería biomédica en la Pontificia Universidad Católica de Chile. Actualmente estoy completando mi práctica de fin de estudios en el equipo Product Reliability Enablement de STMicroelectronics Crolles.